Morgan Stanley : Réponse aux cinq questions clés sur la chaîne d'approvisionnement asiatique des semi-conducteurs pour l'IA

La dernière étude de Morgan Stanley dissipe le bruit autour des investissements dans les infrastructures AI, et, basée sur des enquêtes terrain au sein de la chaîne d'approvisionnement asiatique, répond aux cinq principales questions que se pose le marché : la solution d'encapsulation Rubin Ultra de Nvidia, le choix du fondeur pour la LPU, le passage des puces de base HBM de Samsung vers TSMC, l'impact de la collaboration entre Broadcom et Google sur MediaTek, ainsi que la véritable signification de la demande en puces induite par de nouveaux déploiements de puissance de calcul.

Dans le domaine de l'encapsulation avancée, Morgan Stanley indique que TSMC continue de renforcer son monopole sur les technologies CoWoS/SoIC, sa capacité devant atteindre 160 000 à 170 000 wafers par mois d'ici 2027, suffisante pour faire face à l'explosion de la demande en puissance de calcul. Toutefois, les puces de très grande taille font encore face à des défis techniques tels que la déformation de l'interposer.

Concernant les puces personnalisées, MediaTek progresse de manière satisfaisante dans le développement du TPU 3nm (ZebraFish) de Google, dont la production de masse est prévue pour le second semestre 2026. Le rapport maintient les prévisions de chiffres d'affaires à 1,6 milliard USD en 2026 et 10 milliards USD en 2027, estimant que cela sera décisif pour la revalorisation de MediaTek.

En matière de paysage de la sous-traitance, Nvidia introduit graduellement Samsung en tant que complément à TSMC ; le noeud LP35 prévu pour 2027 pourrait adopter une stratégie à double fournisseur, brisant ainsi les attentes d’un monopole de TSMC sur les procédés avancés de Nvidia.

Nvidia Rubin Ultra : encapsuler 2 ou 4 die par puce ? Quelle importance ?

Le marché porte une attention particulière à la question de savoir si le Rubin Ultra de Nvidia, prévu pour 2027, adoptera 2 ou 4 die de calcul par boîtier, ce qui dépend essentiellement de la possibilité pour la technologie CoWoS-L de TSMC de supporter des designs jusqu'à 9 tailles de masque (reticle) de manière rentable - ce scénario inclurait 4 dies de calcul, 2 dies I/O et 8 à 10 HBM.

Que Rubin Ultra adopte finalement une configuration à 2 ou 4 die ne changera pas significativement la consommation de capacité wafer de TSMC par Nvidia. Selon la feuille de route CoWoS de TSMC, la prise en charge de 9 tailles de masque sera possible en 2027, cela reste donc techniquement réalisable, mais les défis de fiabilité comme la déformation de l’interposer doivent encore être résolus. Si cette barrière technologique n'est pas dépassée, le EMIB-T d’Intel pourrait saisir des parts de marché chez TSMC, notamment sur les projets TPU 2nm de Google.

Explosion de la demande pour la LPU de Nvidia : qui de Samsung ou TSMC en profitera le plus ?

Le Groq 3 LPU de Nvidia doit sortir au second semestre 2026, équipé de racks LPX à refroidissement liquide, chaque armoire contenant 256 LPU, chaque puce disposant de 128 Go de SRAM embarquée et d’un bande passante extensible de 640 TBps, ciblant les scénarios d’AI à faible latence. La version actuelle LP30 repose sur le procédé 7nm de Samsung.

Selon l’enquête sur la chaîne d’approvisionnement, à partir du LP35 (4nm) – qui entrera en production de masse en même temps que Rubin Ultra en 2027 – Nvidia pourrait adopter une stratégie d’approvisionnement à double fournisseur entre TSMC et Samsung. Le LP40 (prévu en 3nm) devrait quant à lui sortir en 2028 avec la plateforme Feynman, utilisant une SRAM discrète et un empilement 3D SoIC de TSMC.

Concernant la capacité SoIC, TSMC devrait atteindre 14 000 wafers par mois en 2026, 28 000 en 2027 et élargir à 45 000 en 2028.

Les dies de base HBM coréens passeront-ils au 3nm de TSMC ?

En raison des exigences élevées de conception personnalisée et d’IP pour les puces de base HBM4e et HBM5, le procédé 3nm de TSMC devrait devenir, dès 2028, un pôle stratégique mondial pour la production de dies de base HBM.

Selon les dernières informations de la chaîne d’approvisionnement, TSMC convertira encore 10 000 à 20 000 wafers de capacité 4/5nm de sa Fab 18 Phase 3 vers du 3nm pour satisfaire les besoins des dies de base HBM4e et HBM5 personnalisés, y compris ceux des fournisseurs coréens de HBM.

En termes d’opportunités d’investissement, le stockage AI (y compris le SRAM et les dies de base HBM) deviendra un moteur de croissance majeur pour TSMC à partir de 2028.

Quel impact l’annonce de Broadcom et Google a-t-elle sur les opportunités TPU de MediaTek ?

L’annonce de la collaboration entre Broadcom et Google a un temps suscité des doutes sur la position stratégique de MediaTek dans la chaîne d’approvisionnement des TPU. Mais le rapport précise clairement que cet événement ne change pas la vision positive sur le TPU 3nm (ZebraFish) de MediaTek.

Les vérifications dans la chaîne d’approvisionnement confirment que ZebraFish sera produit en masse selon le calendrier prévu au second semestre 2026, et l’hypothèse de volumes de 400 000 unités pour 2026 (soit environ 1,6 milliard USD de chiffre d’affaires) « devrait être solidement atteinte ». Le TPU 3nm procède actuellement à quelques ajustements metalliques au niveau ECO, la consommation étant légèrement supérieure aux attentes, mais cela n’impacte pas le calendrier de production en masse, Google testant et validant en parallèle. Lors de la phase de production de masse, un nouveau set de masques intégrant les modifications sera utilisé, ce qui stabilisera les performances et la qualité de la puce.

Plus important encore, le rapport adopte désormais une vision optimiste pour la fourniture d’interposers ABF par MediaTek en 2027, réitérant les prévisions les plus élevées du marché : 2,5 millions d’unités expédiées en 2027 pour un chiffre d’affaires de l’ordre de 10 milliards USD, maintenant la recommandation « Surpondérer ».

Selon les prévisions complètes d’expéditions de TPU Google, le volume total devrait passer de 2,4 millions en 2024 à 6 millions en 2027 et 7 millions en 2028. Les ZebraFish (v8, 3nm) et HumuFish (v10, 2nm) de MediaTek contribueront chacun pour une part significative sur 2026-2027.

Que représentent les nouveaux déploiements de puissance de calcul en termes de demande de puces ?

Récemment, de nombreux plans de déploiement de puissance de calcul ont été annoncés sur le marché, comme le projet de 2GW entre AWS et OpenAI ou encore celui de 3,5GW entre Google et Broadcom. Transformer ces énormes besoins énergétiques en une demande concrète de wafers mène à cette conclusion principale : l'électricité n’est pas le goulot d’étranglement pour la demande de puces chez TSMC, ce sont les interposers ABF et l’approvisionnement en HBM qui constituent les vrais facteurs limitants.

Selon les calculs, sur l'ensemble du cycle de vie de ces projets, la consommation totale de CoWoS de TSMC atteindra environ 953 000 wafers, dont 652 000 en 2nm et 3nm (front end). Si l’on suppose que les accords OpenAI se concrétisent sur trois ans, la demande annuelle de CoWoS de TSMC liée à ces projets atteindrait 259 000 wafers en 2027.

Morgan Stanley estime que cet objectif est entièrement atteignable, TSMC prévoyant d’étendre sa capacité totale CoWoS à 160 000 - 170 000 wafers par mois (160-170kwpm) d’ici fin 2027, suffisant pour couvrir la demande additionnelle susmentionnée.